13E044VHD - Verifikacija hardvera u digitalnim integrisanim sistemima

Specifikacija predmeta
Naziv		Verifikacija hardvera u digitalnim integrisanim sistemima
Akronim		13E044VHD
Studijski program		Elektrotehnika i računarstvo
Modul
Tip studija		osnovne akademske studije
Nastavnik (predavač)		doc. dr Jelena Popović Božović
Nastavnik/saradnik (vežbe)		doc. dr Jelena Popović Božović
Nastavnik/saradnik (DON)		doc. dr Vladimir Petrović doc. dr Jelena Popović Božović
Broj ESPB		6.0	Status predmeta	izborni
Uslovljnost drugim predmetima		Uvod u projektovanje VLSI sistema
Ciljevi izučavanja predmeta		Upoznavanje sa postupcima verifikacije hardvera u digitalnim integrisanim sistemima na nivou blokova i na sistemskom nivou. Upoznavanje sa metodologijama, jezicima i alatima za verifikaciju hardvera. Korišćenje univerzalne verifikacione metodologije i System Verilog jezika.
Ishodi učenja (stečena znanja)		Studenti će savladati postupak funkcionalne verifikacije hardverskih modula korišćenjem UVM metodologije i System Verilog jezika.
Sadržaj predmeta
Link ka stranici predmeta		http://tnt.etf.bg.edu.rs/~oe4vhd/
Link ka predavanjima		https://teams.microsoft.com/l/team/19%3ae8JJSncZT6M5_G_V3_m_IfP2vFFdt13Mg--wfqtq63M1%40thread.tacv2/conversations?groupId=273dccd0-759b-4e4c-8ddf-575b0e5b2205&tenantId=1774ef2e-9c62-478a-8d3a-fd2a495547ba
Sadržaj teorijske nastave		Verifikacija digitalnih integrisanih sistema, značaj, ciljevi, vrste. Funkcionalna verifikacija na nivou blokova i sistema. Jezici za verifikaciju, System Verilog, e jezik, SystemC. Metodologije. UVM, arhitektura univerzalne verifikacione komponente. Kreiranje test plana, projektovanje verifikacionog okruženja, zadavanje testova, analiza pokrivenosti.
Sadržaj praktične nastave		Projektovanje verifikacionog okruženja za funkcionalnu verifikaciju jednog hardverskog modula korišćenjem UVM metodologije i System Verilog jezika.
Literatura
Andreas Meyer, Principles of Functional Verification, Newnes, 2003. Chris Spear, G. Tumbush, SystemVerilog for Verifcation - A Guide to Learning the Testbench Language Features, 2012. Universal Verifcation Methodology (UVM) 1.1 User's Guide, Accelera, Maj 2011.
Broj časova aktivne nastave nedeljno tokom semestra/trimestra/godine
Predavanja	Vežbe	DON	Studijski i istraživački rad	Ostali časovi
2	1	2
Metode izvođenja nastave		Predavanja - Power Point prezentacije. Praktična nastava se izvodi kroz samostalan rad u laboratoriji na izradi zadatog projekta.
Ocena znanja (maksimalni broj poena 100)
Predispitne obaveze		Poena	Završni ispit	Poena
Aktivnosti u toku predavanja		0	Pismeni ispit	40
Praktična nastava		0	Usmeni ispit	0
Projekti		60
Kolokvijumi		0
Seminari		0